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  4. Jung, Matthias [VerfasserIn] ; Technische Universität Kaiserslautern

    System-level modeling, analysis and optimzation of DRAM memories and controller architectures : = Modellierung, Analyse und Optimierung von DRAM-Speichern und deren Controller-Architekturen - [ Als Manuskript gedruckt ]

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    Kaiserslautern: Technische Universität Kaiserslautern, [2017]

    Erschienen als: Forschungsberichte Mikroelektronik Band 26; Band 26

  9. Keeth, Brent [VerfasserIn]; Baker, R. Jacob [VerfasserIn]; Baker, Russel Jacob [VerfasserIn]

    DRAM circuit design : a tutorial

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    Piscataway, NJ: IEEE Press, 2001

  13. Itoh, Kiyoo [VerfasserIn]

    VLSI memory chip design

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    Berlin; Heidelberg [u.a.]: Springer, 2001

    Erschienen als: Advanced microelectronics 5; 5

  15. Oukid, Ismail [VerfasserIn] ; Lehner, Wolfgang [AkademischeR BetreuerIn]; Manegold, Stefan [AkademischeR BetreuerIn] Technische Universität Dresden

    Architectural Principles for Database Systems on Storage-Class Memory

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    Dresden, 2017

  16. Sell, Bernhard [VerfasserIn] ; Krautschneider, Wolfgang [Sonstige Person, Familie und Körperschaft]; Albrecht, Wolfgang [Sonstige Person, Familie und Körperschaft] Technische Universität Hamburg-Harburg Arbeitsbereich Elektrotechnik V, Mikroelektronik

    Interface characterization of metal-gate MOS-structures and the application to DRAM-capacitors - [ Elektronische Ressource ]

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    2002

  18. Plonka, Rafael [VerfasserIn]

    Impact of the interface on the paraelectric-to-ferroelectric phase transition in epitaxial BaSrTiO_tn3 thin film capacitors

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    Jülich: Forschungszentrum, Zentralbibliothek, 2007

    Erschienen als: Berichte des Forschungszentrums Jülich 4266; 2414853-2)4266