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  3. Poorhosseini, Mehrdad [VerfasserIn] ; Nebel, Wolfgang [AkademischeR BetreuerIn]; Reineke, Jan [AkademischeR BetreuerIn]

    A hybrid RISC-V architecture supporting mixed timing-critical and high performance workloads

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    Oldenburg: BIS der Universität Oldenburg, 2023

  4. Platzer, Michael [VerfasserIn]; Puschner, Peter [VerfasserIn] ; Michael Platzer and Peter Puschner [MitwirkendeR]

    Vicuna: A Timing-Predictable RISC-V Vector Coprocessor for Scalable Parallel Computation

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    Schloss Dagstuhl – Leibniz-Zentrum für Informatik, 2021

  5. Barchi, Francesco [VerfasserIn]; Pasini, Giacomo [VerfasserIn]; Parisi, Emanuele [VerfasserIn]; Tagliavini, Giuseppe [VerfasserIn]; Bartolini, Andrea [VerfasserIn]; Acquaviva, Andrea [VerfasserIn] ; Francesco Barchi and Giacomo Pasini and Emanuele Parisi and Giuseppe Tagliavini and Andrea Bartolini and Andrea Acquaviva [MitwirkendeR]

    RUST-Encoded Stream Ciphers on a RISC-V Parallel Ultra-Low-Power Processor (Invited Paper)

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    Schloss Dagstuhl – Leibniz-Zentrum für Informatik, 2023

  6. Ducousso, Rieul [VerfasserIn] ; Sorbonne université [MitwirkendeR]; Encrenaz, Emmanuelle [MitwirkendeR]

    Sécurisation des accès aux périphériques et depuis les périphériques dans une architecture multicœur RISC-V utilisée pour la virtualisation ; Securing access to and from devices in a RISC-V multicore architecture used for virtualization

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    theses.fr, 2023-03-15

  7. Tehrani, Etienne [VerfasserIn] ; Institut polytechnique de Paris [MitwirkendeR]; Danger, Jean-Luc [MitwirkendeR]; Graba, Tarik [MitwirkendeR]

    Cryptographic primitives adapted to connected car requirements ; Implantations de primitives cryptographiques adaptées aux besoins du véhicule connecté

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    theses.fr, 2022-07-08

  8. Bahr, Andreas [VerfasserIn]; Schneider, Matthias [VerfasserIn]; Francis, Maria Avitha [VerfasserIn]; Lehmann, Hendrik M. [VerfasserIn]; Barg, Igor [VerfasserIn]; Buschhoff, Anna-Sophia [VerfasserIn]; Wulff, Peer [VerfasserIn]; Strunskus, Thomas [VerfasserIn]; Faupel, Franz [VerfasserIn]

    Epileptic seizure detection on an ultra-low-power embedded risc-v processor using a convolutional neural network

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    2021

    Erschienen in: Biosensors ; 11(2021), 7, Artikel-ID 203, Seite 1-18

  9. Martins, José [VerfasserIn]; Tavares, Adriano [VerfasserIn]; Solieri, Marco [VerfasserIn]; Bertogna, Marko [VerfasserIn]; Pinto, Sandro [VerfasserIn] ; José Martins and Adriano Tavares and Marco Solieri and Marko Bertogna and Sandro Pinto [MitwirkendeR]

    Bao: A Lightweight Static Partitioning Hypervisor for Modern Multi-Core Embedded Systems

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    Schloss Dagstuhl – Leibniz-Zentrum für Informatik, 2020

  10. Dörflinger, Alexander [VerfasserIn]; Guan, Yejun [VerfasserIn]; Michalik, Sören [VerfasserIn]; Michalik, Sönke [VerfasserIn]; Naghmouchi, Jamin [VerfasserIn]; Michalik, Harald [VerfasserIn]

    ECC Memory for Fault Tolerant RISC-V Processors

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    Springer, 2020

    Erschienen in: Brinkmann A., Karl W., Lankes S., Tomforde S., Pionteck T., Trinitis C. (eds), Architecture of Computing Systems – ARCS 2020. ARCS 2020. Lecture Notes in Computer Science, vol 12155, Page 44 - 55, Springer, Cham. https://doi.org/10.1007/978-3-030-52794-5_4 -- Lecture Notes in Computer Science -- Lect. Notes Comput. Sci. -- 0302-9743

  11. Cong, Minh Thanh [VerfasserIn] ; Université de Rennes (2023-.) [MitwirkendeR]; Derrien, Steven [MitwirkendeR]; Charot, François [MitwirkendeR]

    Hardware accelerated simulation and automatic design of heterogeneous architecture ; Simulation accélérée par matériel et conception automatique d’architectures hétérogènes

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    theses.fr, 2023-03-15

  12. Kamaleldin, Ahmed [VerfasserIn]; Göhringer, Diana [VerfasserIn]

    AGILER: An Adaptive Heterogeneous Tile-Based Many-Core Architecture for RISC-V Processors

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    NY: IEEE - Institute of Electrical and Electronics Engineers, New York, [2024]

    Erschienen in: IEEE Access ; 10 (2022), Seite 43895-43913

  14. Corpeño, Eduardo [ErzählerIn]

    Getting Started with RISC-V

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    Carpenteria, CA: linkedin.com, 2024

  16. Dörflinger, Alexander [VerfasserIn]; Kleinbeck, Benedikt [VerfasserIn]; Albers, Mark [VerfasserIn]; Michalik, Harald [VerfasserIn]; Moya, Martin [VerfasserIn]

    Framework for Fault Tolerance in RISC-V

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    Piscataway Township, NJ: IEEE, 2022

  17. Herdt, Vladimir [VerfasserIn]; Große, Daniel [VerfasserIn]; Drechsler, Rolf [VerfasserIn]

    Verbessertes virtuelles Prototyping : Mit RISC-V-Fallstudien - [1st ed. 2022.]

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    Cham: Springer International Publishing, 2022. ; Cham: Imprint: Springer Vieweg, 2022.