• Media type: Doctoral Thesis; E-Book; Electronic Thesis
  • Title: Echtzeitfähige Ablaufplanung für simultan mehrfädige Prozessoren ; Real-time Scheduling for Simultaneous Multithreaded Processors
  • Contributor: Mische, Jörg [Author]
  • imprint: Augsburg University Publication Server (OPUS), 2012-02-02
  • Language: German
  • Keywords: Scheduling ; Hartes Echtzeitsystem ; SMT
  • Origination:
  • Footnote: Diese Datenquelle enthält auch Bestandsnachweise, die nicht zu einem Volltext führen.
  • Description: In dieser Arbeit wird dargestellt, wie ein simultan mehrfädiger (SMT) Prozessor aufgebaut sein muss, um harte Echtzeitanforderungen zu erfüllen. Es werden Veränderungen an der Mikroarchitektur beschrieben, die es erlauben, einen einfädigen Superskalarprozessor mit In-Order-Ausführung zu einem simultan mehrfädigen Prozessor zu erweitern, bei dem ein Programmfaden völlig isoliert von den anderen abläuft. Dadurch verhält sich dieser Programmfaden als würde er allein auf einem einfädigen System ausgeführt und gängige Methoden zur Laufzeitanalyse und Berechnung der Worst Case Execution Time (WCET) können angewendet werden. Ein Hardware-Modul, das direkt auf der Zuordnungsstufe der Prozessor-Pipeline aufsetzt, erlaubt es, komplexe Scheduling-Algorithmen für eine nahezu beliebige Anzahl von Programmfäden zu ermöglichen. Um harte Echtzeitanforderungen zu erfüllen, wird nicht der etablierte Earliest Deadline First (EDF) Algorithmus verwendet, sondern ein auf Zeitschlitzen basierender Algorithmus, der jedoch ebenfalls optimal ist. Bei Programmfäden mit weichen Echtzeitanforderungen wird versucht, eine vorgegebene Ausführungsrate, gemessen in Instruktionen pro Takt (Instructions Per Cycle, IPC) zu erreichen. Weiterhin ist es möglich, Programmfäden ohne Echtzeitanforderungen durch einen Round-Robin-Algorithmus gleichmäßig auszuführen und aperiodische Anfragen (Interrupts) in kurzer Zeit zu beantworten. Für letzteres ist kein aufwändiges Serverprogramm zur Berechnung der nutzbaren Rechenzeit nötig, die Zeit steht vielmehr automatisch zur Verfügung. Um die vorgeschlagene Architektur zu evaluieren, wurde ein SystemC-Simulator und ein FPGA-Prototyp erstellt, deren Befehlssatz binärkompatibel zum Infineon TriCore 1 sind. Dieser sogenannte CarCore-Prozessor ist bei einfädiger Ausführung zwar nur halb so schnell wie ein einfädiger TriCore, bei mehrfädiger Ausführung ist der Gesamtdurchsatz jedoch vergleichbar. Insbesondere durch die gleichzeitige Ausführung von Programmfäden mit harten und weichen Echtzeitanforderungen kann der ...
  • Access State: Open Access