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Hoenigschmid, H.; Frey, A.; DeBrosse, J.K.; Kirihata, T.; Mueller, G.; Storaska, D.W.; Daniel, G.; Frankowsky, G.; Guay, K.P.; Hanson, D.R.; Hsu, L.L.-C.; Ji, B.; Netis, D.G.; Panaroni, S.; Radens, C.; Reith, A.M.; Terletzki, H.; Weinfurtner, O.; Alsmeier, J.; Weber, W.; Wordeman, M.R.

A 7F/sup 2/ cell and bitline architecture featuring tilted array devices and penalty-free vertical BL twists for 4-Gb DRAMs

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  • Medientyp: E-Artikel
  • Titel: A 7F/sup 2/ cell and bitline architecture featuring tilted array devices and penalty-free vertical BL twists for 4-Gb DRAMs
  • Beteiligte: Hoenigschmid, H.; Frey, A.; DeBrosse, J.K.; Kirihata, T.; Mueller, G.; Storaska, D.W.; Daniel, G.; Frankowsky, G.; Guay, K.P.; Hanson, D.R.; Hsu, L.L.-C.; Ji, B.; Netis, D.G.; Panaroni, S.; Radens, C.; Reith, A.M.; Terletzki, H.; Weinfurtner, O.; Alsmeier, J.; Weber, W.; Wordeman, M.R.
  • Erschienen: Institute of Electrical and Electronics Engineers (IEEE), 2000
  • Erschienen in: IEEE Journal of Solid-State Circuits
  • Sprache: Nicht zu entscheiden
  • DOI: 10.1109/4.841498
  • ISSN: 0018-9200; 1558-173X
  • Schlagwörter: Electrical and Electronic Engineering
  • Entstehung:
  • Anmerkungen: