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Medientyp: E-Artikel Titel: Area-Efficient Power-Rail ESD Clamp Circuit With False-Trigger Immunity in 28nm CMOS Process Beteiligte: Shen, Zilong; Wang, Yize; Zhang, Xing; Wang, Yuan Erschienen: Institute of Electrical and Electronics Engineers (IEEE), 2022 Erschienen in: IEEE Journal of the Electron Devices Society Sprache: Nicht zu entscheiden DOI: 10.1109/jeds.2022.3199421 ISSN: 2168-6734 Entstehung: Anmerkungen: Zugangsstatus: Freier Zugang